一种串行解串器的硬件架构

摘要

本发明公开了一种串行解串器的硬件架构，此架构包括串行器以及解串器，其中串行器由FIFO模块、串行编码模块、串行转换模块构成；解串器由FIFO模块、解串译码模块、串行接收器模块构成；外部低速设备的并行数据经由串行器被发送到串行高速数据总线上，然后被解串器接收，转换成并行数据发送给另一端的低速设备，实现点对点的串行通信。本发明中的FIFO模块中使用两组寄存器，一组用来进行二进制计数，另一组用于寄存二进制转换而成的格雷码。这种设计方法虽然增加了寄存器的数目，但是与传统FIFO相比可以减少格雷码转换成二进制所需的组合逻辑，而且提高了系统的运行频率。