浮栅存储器件及其控制方法、3D存储器件与2D存储器件

摘要

本申请公开了一种浮栅存储器件及其控制方法、3D存储器件与2D存储器件，该浮栅存储器件包括：浮栅；控制栅，位于浮栅上方；夹在浮栅与控制栅之间的第一介质层；半导体衬底；第二介质层，夹在浮栅与半导体衬底之间；以及源区与漏区，位于半导体衬底中，并位于浮栅两侧。其中，第一介质层的材料包括铁电材料，在浮栅存储器件的初始状态下，第一介质层进行一次性负电压预处理以使浮栅与控制栅之间的电容变为负值，使得该电容与浮栅存储器件的总电容之比大于1，从而减小了施加在控制栅的栅极电压，降低了存储器件的工作电压。