一种有序统计类恒虚警门限快速计算方法

摘要

本发明公开了一种基于FPGA实现的有序统计类恒虚警门限快速计算方法，方法采用流水线计算方式，整体流程可分为整体排序、参考单元抽取、门限计算三步骤；整体排序对目标单元、保护单元以及参考单元进行整体排序；参考单元抽取在体排序结果中抽取出参考单元生成参考单元排序序列；门限计算利用参考单元有序序列按照对应恒虚警门限计算规则进行计算。本发明采用单路注入，流水线计算方式，可在8个时钟后得出计算结果，且与排序网络相比资源占用低。