Fehlermodelle und Verfahren fur die Fehleremulation digitaler Schaltungen

摘要

Der Test immer komplexerer mikroelektronischer Schaltungen nimmt einen immer grosseren Anteil am Arbeitsaufwand fur Entwurf und Fertigung solcher Schaltungen ein. Dies liegt nicht nur im steigenden Umfang der Tests begrundet, sondern auch in den wachsenden Anspruchen an die Zuverlassigkeit der Schaltungen, welche durch Tests sicherzustellen ist. Damit gewinnt auch die Bewertung von Tests im Hinblick auf ihre Vollstandigkeit und Genauigkeit immer mehr an Bedeutung. Ein zur Testbewertung haufig eingesetztes Verfahren ist die Fehlersimulation, welche zunehmend durch die Fehleremulation wegen derer um mehrer Grossenordnungen hoheren Geschwindigkeit erganzt wird. Durch letztere werden bestimmte Untersuchungen wie eine vollstandige Fehlerabdeckungsbestimmung erst moglich. Bislang wird in der Fehleremulation aber praktisch nur das Haftfehlermodell verwendet. Untersuchungen zu aktuellen und kunftigen Schaltungstechnologien legen nahe, dass vom Haftfehlermodell nicht abgedeckte Defekte in Zukunft wesentlich haufiger auftreten werden. Dadurch wird auch die Qualitat der Testbewertung sinken. Im Rahmen dieser Arbeit wurden daher neue Fehlermodelle fur die Fehleremulation entwickelt, die alle zur Zeit und in absehbarer Zukunft relevanten Schaltungsdefekte abdecken. Diese erlauben dabei erstmals auch die Nachbildung von Verzogerungsund Crosstalk-Fehlern. Die fur alle neuen Modelle entwickelten Generatoren ermoglichen die Erzeugung von speziell an jede Fehlerstelle angepassten Fehlerinjektoren. Zusatzlich wurden fur alle Modelle Algorithmen implementiert, mit denen die jeweils moglichen Fehlerstellen in der zu untersuchenden Schaltung bestimmt werden konnen. Nahere Untersuchungen zeigen, dass fur Brucken- und Crosstalk-Fehlerstellen dabei eine Extraktion aus dem Schaltungslayout erfolgen sollte, wahrend fur Haft- und Verzogerungsfehlerstellen eine rein topologische Netzliste genugt. Erganzend wurden neue Verfahren entwickelt, um die Gesamtdauer bei sich wiederholenden Testbewertungen zu verkurzen und jene damit wirtschaftlicher zu machen. Dazu wurden Verfahren fur eine Verringerung der Anzahl der notwendigen Emulationslaufe und zur Verkurzung der Emulationen selbst entwickelt. Erprobungen an einer industriellen Beispielschaltung zeigen, dass diese Verfahren bei allen gangigen Emulationssystemen eine Zeitersparnis von 35% und mehr erbringen konnen. Alle beschriebenen Komponenten stehen in einer neuen Fehleremulationsumgebung namens PARSIFAL zur Verfugung, mit der nun umfassende Testbewertungen in bislang nicht erreichbarer Qualitat und Geschwindigkeit moglich sind.