遅延故障テスト容易化耐ソフトエラーラッチの設計

摘要

近年，LSIの微細化，高集積化に伴い，回路の臨界電荷量が減少し，また，動作周波数が増加している．臨界電荷量の低下はソフトエラー発生率を増加させ，動作周波数の増加は許容できる伝搬遅延時間のバラツキを小さくする．そのため，今後耐ソフトエラー設計，遅延故障テストは必要不可欠となる．本論文では，既存の耐ソフトエラー設計にトランジスタを追加し，これをマスタスレーブフリップフロップのスレーブラッチに用いることで，耐ソフトエラー性を維持しつつ，エンハンスドスキャンベースの遅延故障テストを可能とするアーキテクチャを提案している．この手法は任意の2パターンテストが実行可能であり，かつ耐ソフトエラー性を持ち，従来の耐ソフトエラーラッチでは検出が不可能な一部の永久故障についても検出が可能となる．なお，このラッチは既存の耐ソフトエラーラッチと比較して，最大33.3％の面積オーバヘッド，40.1％の遅延が生じる．