差動増幅器を用いた全並列型アナログ。デジタル混載連想メモリ

摘要

予めメモリ内に入力されている参照データの申から，入力された検索データに最も近いデータを出力するアナログ?デジタル混載全並列型想メモリをこれまでに開発している．本報告では，提案している連想メモリの更なる高速，高信頼性，小面積化を実現するために，最小距離検索回路に差動増幅器を用いる方法を提案しする．提案手法を用いた新しい連想メモリ回路を0．35〃mCMOS技術にてチップ試作を行った，また，提案回路のシミュレーション結果から，5ビット，16ユニット，64参照パターンの場合において，面積5．475mm2，遅延時間80ns以下，消費電力130mW以下での動作を確認した．