エネルギー収支からみた細粒度電源制御技術の設計制約－Power Gating編

摘要

電源電圧制御技術を使った低消費電力LSIが、設計環境の整備によって汎用プロセッサだけでなく、ASICにも応用の広がりを見せている。近年、より消費エネルギーを低減する目的で、電源制御の制御粒度を空間もしくは時間方向に細かくすることにより、エネルギーの無駄を排除できるのではないか？という期待を散見する。しかしながら、時間方向の細粒度制御においては、制御すること自体で消費するエネルギーを考慮する必要から、エネルギー収支による設計制約が存在する。エネルギー収支とは技術を適用したときに必要とする消費されるエネルギーと、技術を適用しないときに必要とされるエネルギーの差のことである。本発表では、電源制御の代表的な方式であるPower Gating（電源遮断）技術において、簡単なモデルを使って理論的考察を行い、時間方向細粒度制御の設計上の制約について述べ、どのパラメータが設計制約を決める主要なパラメータであるかについて論じる。