負数演算機能を備えたビットシリアル積和演算器

摘要

近年，高性能な信号処理回路（DSP）を搭載したデジタル補聴器が普及しているが，DSPへの演算負荷の増大によりその電池寿命は数日に留まっている．この問題に対して著者らは，単一の全加算器のみを用いるという前提で，リングオシレ一夕を用いた動的な制御を導入することによる小面積かつ低消費電力な直列乗算器を提案している．しかしながら，この乗算器では，フィルタ回路等への応用時に必要となる負数の演算には対応していなかった．そこで本研究では，この直列乗算器を積和演算器に拡張した上で，演算順序の交換とビットシリアル処理を併用するとともに，2の補数に対応した演算を実現する．そして，これに基づいた積和演算器を設計し，シミュレーションによりその動作を確認するとともに，FPGA実装を対象とした消費電力の解析を通してその有効性を確認する．