半導体デバイスのESD保護回路設計手法

摘要

半導体への品質要求の1つとして，半導体が実装されるまでの静電気破壊防止を目的としたESD試験が要求される．HBM（Human Body Model）規格やCDM（Charged Device Model）規格に準拠したコンポーネントレべルのESD試験である．これらの試験は，基本的に半導体の全端子に同等の保護耐性が求められる．一方で，半導体の高機能化は進み，例えば一般用途のI/Oブロックでは小面積要求，GHz以上の高速インターフェースブロックには低容量要求，センサー回路のような高精度なアナログブロックには低リーク電流要求，ノイズにセンシテイブなアナログブロックは電源やGNDの分離要求など，ESD保護回路に対して異なる要求事項がある．このため，保護素子を端子ごとに配置するだけの画一的なESD保護対策では不十分であり，各機能ブロックの回路特性に影響を与えない保護回路，脆弱な内部回路を守れる保護回路を最適に設計することが必要となる．本稿では，2章で，基本的な保護回路の設計目標と実現手法を解説し，3章で特徴的な要求のある回路ブロックに対する設計事例を紹介する．