ダイレクト·サンプリング FM SDRの製作 第14回 フルディジタルPLLのFPGA実装①PLLの基礎知識

摘要

FMDDC-3では，2つの信号の位相差を比べて，それらが等しくなるように合わせ込む位相同期回路「PLL（Phase-Locked Loop）」を次の用途に利用しています．·ロジック回路のクロックの生成；·ステレオ復調用の38kHzサブキャリアの生成。ロジック回路は，信号処理の速度に応じて，立ち上がりエッジが正確にそろっノた周波数の異なる複数のクロックを必要とします．FPGAのハード·マクロとして用意されているアナログPLLで生成しています．38kHzサブキャリアとは，放送局がモノラル信号のL＋R信号にL-R信号を人に聴こえない周波数で伝送するときに利用する信号です．空間を伝わる電波には，38kHzではなく，その1／2の周波数である19kHz（パイロット信号と呼ぶ）だけを混合しています．レシーバでは，パイロット信号を手がかりに，放送局で使った38kHzとまったく同じ周波数と位相で復元します．FMDDC-3では，HDLで記述し実装したフルディジタルPLLに，19kHzを含むFM復調器の出力（コンポジット信号）を入力して38kHzを復元しています．FM復調にPLLを利用する例もありますが，連載第12回（2019年11月号）で解説したとおり，FMDDC-3ではCORDICを使っています．