ビアプログラマブルデバイスVPEX4のベンチマーク回路を用いた性能評価

摘要

LSIの微細化に伴いフォトマスク等を含む初期投資費用（NREコスト）が高騰している．当研究室では，大部分のフォトマスクを共通化し，3層のビア層のみを変更することによって任意の論理を実現するビアプログラマブルロジックVPEXの研究を行ってきた．もっとも新しい，VPEX3アーキテクチャでは，ビアプログラム配線時に配線混雑度が高く，チップ面積が大きくなり，またASICと比較するとDFFの立ち上がり·立下り遅延が大きいという問題があった．VPEX3を改良したVPEX4ではLogic Element （LE）の配線リソース数を増やすと共に，LEの構成要素を変更した．また，DFFの構造についても動作速度面から見直した．本論文では，VPEX3，4の面積および遅延性能比較を論理合成ツールであるDesign Compilerと配置配線を行うVPEX用CADを用いて行った．また，DFFの動作速度の比較検証にはケイデンス社のSpectreを用いた．その結果，大規模な回路において，VPEX4の面積がVPEX3の面積より，大幅に削減されていることを確認した．一方で遅延時間と消費電力についてはVPEX3とほぼ同等の結果が得られた．DFFの遅延性能に関しても改善されたことを確認した．