低電力耐ソフトエラーラッチの設計

摘要

近年のLSIの微細化に伴い，ソフトエラーによる信頼性の低下が問題視されている．フリップフロップの多重化等の様々なソフトエラー対策が提案されてきたが，多重化による面積·電力の増大が問題である．そこで，本稿では既存のSEHラッチに低電力化技術であるTSPC（True Single Phase Clock）を取り入れた，低電力耐ソフトエラーラッチを提案する．レイアウトを設計し，HSPICEシミュレーションによりTSPC-SEHラッチと従来のSEHラッチ，DICEラッチと比較し，ソフトエラー耐性を損なわずに電力を最大42%削減し，54%の動作速度向上を達成した．