基板バイアス印加レイアウト方式の面積効率と速度制御性の評価

摘要

製造ばらつきによる性能ばらつきを補償する手段として、基板バイアス制御が注目を集めている。 将来的に一般的な性能補償技術として利用するためには、面積効率の高い実装方法が好ましい。 スタンダードセルの外部で基板バイアスを印加するレイアウトが候補の一つであるが、基板バイアスの制御性が、特に順方向バイアス時に懸念される。その制御性を調べるために、リングオシレータ回路を90nmプロセスで設計し、基板コンタクトまでの距離と速度制御性の関係を測定した。 測定結果と面積効率の評価から、十分な速度制御性をもつ基板バイアス回路のレイアウトが1％以下の面積増加で実現できることが分かった。