3次元型トランジスタFinFETを用いたシステムLSIの高密度設計法－パターン面積の縮小効果の見積もり－

摘要

3次元型トランジスタの中で最も有望なFinFETを用いたシステムLSI設計法、特に素子領域のパターン面積の縮小効果について検討した（検討したモチwフは通信用システムLSi、プロセッサ、民生向けASIC，DRAM用バッファ回路）。 "平面型＋FinFET型"の導入し、側壁チャネル幅を最適化することにより、動作速度、消費電力等の性能を犠牲にする事無くシステムLSIの素子領域のパターン面積を従来の平面型の場合の約30％に縮小できることを示した。 素子領域以外のウェル境界、配線領域では素子領域程の縮小効果は期待できず今後更なる詳細な検討が必要になる。 今後設計上の幾つかの検討項目を解決することにより、"平面型十FinFET型"方式は将来のシステムLSI実現の有力な候補になる。