FPGAにおける高速シリアル通信を用いたASICエミュレータ向け配線仮想化の検討

摘要

近年，ASICは半導体の大規模化が年々進行しており開発期間の長期化が大きな問題となっている．その中でも検証は開発期間の大くを占めており，検証期間の短縮が課題である．現在，検証で最も高速な手法はFPGAを利用したエミュレータである．しかし，FPGAは搭載できる回路規模に制限があるためその制限を超える規模の回路は複数のFPGAに分割して搭載を行う必要がある．さらに，複数のFPGAでエミュレータを構成する場合FPGAの外部出力ピン数や転送速度などの要因からデータ送信手段が問題となる．そこで本稿では，複数のFPGAを高速シリアル通信で接続することを前提にした分割回路の出力ピンの仮想化手法を提案する．シリアル通信IPはXilinx社が提供するAurora 64b/66bを使用し，その送信·受信部に仮想化回路の設計を行った．また，この仮想化手法に合わせた回路分割手法についても議論を行う．