高密度ダイナミック光再構成型ゲートアレーVLSI

摘要

近年，光による広いバンド幅を利用することで電気配線では実現できない高速な書込みと，光メモリにより大容量のコンテクストが実現可能なプログラマブル·ゲートアレー，光再構成型ゲートアレーの研究が進められている．しかし，これまでの光再構成型ゲートアレーでは，回路情報が静的なメモリ上に記憶されており，このメモリの実装部がゲートアレー部を圧迫し，光再構成型ゲートアレーの高密度化を妨げていた．そこで，回路情報を保持する静的なメモリを全廃し，受光に用いるフォトダイオードの接合容量をメモリとしても使用する新しいダイナミック光再構成型ゲートアレーが提案された．本論文では，まず，0.35 μm-3層メタルのプロセスを使用したダイナミック光再構成型ゲートアレー試作チップの評価結果を示す．そして，同じプロセスを使用することで，14.2 mm角チップに26,350ゲート規模の光再構成型ゲートアレーが実現可能であることを示すと同時に，この基本デザインを用いて従来の静的メモリ機能をもつ光再構成型ゲートアレーと比較した実装密度の改善率を明らかにする．