フラクショナル位相選択法によりジッタ特性を改善した高速起動完全デジタルCDR回路の設計

摘要

待機電力が極めて低く、かつ待機状態からの瞬時の起動が可能な高速起動完全デジタルCDR回路を提案する。提案するCDR回路はインバータ列で構成された遅延線を共有する時間－デジタル変換器と位相選択回路を使用し、数ビットのプリアンブル信号から入力データの周波数を検出することで高速な周波数ロックを実現する。本CDR回路はスタンダードセルベースのデジタル回路により構成されており、待機時にはダイナミック電力を消費しない。そのため提案回路は、特にIoE向けのアプリケーションなど間欠的な動作を行うデバイスの消費電力削減に効果的である。本設計では従来の高速ロック型CDR回路に対して新たにフラクショナル位相選択法を採用することで、ジッタ特性を改善した。65nm FD-SOIプロセスにて設計を行い、シミュレーションにより動作検証したところ、面積は0.21mm~2、動作データレートは1.2-2.3Gbpsとなった。