チップ電源網を考慮したノイズ低減のための協調設計

摘要

CMOS LSIの高集積化·高速化·低電圧化に伴い，パワーインテグリティ（PI）を確保することの重要度が増してきている．特に，パッケージ·ボードにチップの電源インピーダンスを考慮した統合電源インピーダンスには反共振ピークが生じ，それが電源ノイズや不要な電磁放射を増大させる元凶となっている．この対策として，チップ電源網に対して適度な抵抗と容量を付加することでこの反共振現象を抑える手法である．本研究では，ノイズの励振源となるコア回路が同一で，電源網特性のみが異なる3種類のチップを設計した．実際にチップ·パッケージ·ボードの電源網特性をノイズが1番抑えることができる臨界制動領域にすることで，チップ側からの反共振ピークを小さくし，近傍EMIと電源ノイズを効果的に抑える結果が得られた．