机译:采用65 nm CMOS技术的20 Gb / s无电感器限幅放大器的设计与分析
inductorless; limiting amplifier; optical communication; interleaving feedback; DCOC;
机译:采用65 nm CMOS技术的20 Gb / s无电感器限幅放大器的设计与分析
机译:具有三阶交织有源反馈的10Gb / s无电感CMOS限幅放大器
机译:65-NM CMOS中有源分流式反馈式电感低噪声放大器的设计方法
机译:采用65nm CMOS技术的20 Gb / s限幅放大器
机译:采用65nm CMOS技术的基于时间的低功耗,低失调5位1 Gs / S闪存ADC设计
机译:神经放大器的低截止频率降低:CMOS 65 NM中的分析和实施
机译:32 GB / S电感输出缓冲电路,可调节预重点在65-NM CMOS中