机译:具有0.2ps分辨率ADC辅助的粗/精细转换斩波TDC和TDC非线性校准的14nm 0.14ps rms sub>小数N分数字PLL
Phase locked loops; Computer architecture; Jitter; Microprocessors; Phase noise; Delays; MIMO; Oscillators; Converters;
机译:具有嵌入式TDC的免校准800 MHz小数N分频PLL
机译:具有ADC辅助TDC和电感耦合的2.8–3.2 GHz分数-<公式Formulatypetype =“ inline”> src =“ / images / tex / 235.gif” alt =“ N”> formula>数字PLL微调DCO
机译:0.0043mm 2 sup> 0.3–1.2V频率可缩放的合成N分频数字PLL,具有推测性双参考内插TDC
机译:一个1.4psrms周期抖动,无TDC的小数N分频数字PLL,具有65nm CMOS的数控环形振荡器
机译:在FPGA上设计和实现高分辨率,多次命中的时间数字转换器(TDC)。
机译:具有子栅极延迟TDC,相位插值分频器和数字失配消除功能的3MHz-BW 3.6GHz数字小数N分频PLL