机译:VLSI电路中金属填充砖的耦合电容的闭合形式
Dept. of Electrical & Computer Eng., Aristotle Univ. of Thessaloniki, Thessaloniki 54124, Greece;
Dept. of Electrical & Computer Eng., Aristotle Univ. of Thessaloniki, Thessaloniki 54124, Greece;
TIMA Laboratory(CNRS, Grenoble INP, UJF), 46 Avenue Felix Viallet, 38031 Grenoble Cedex, France;
Dept. of Electrical & Computer Eng., Aristotle Univ. of Thessaloniki, Thessaloniki 54124, Greece;
Metal tiles; Capacitance; Coupling; VLSI; Dummy fill; Noise;
机译:纳米级VLSI中基板电阻和电容提取的精确封闭式表达式
机译:VLSI中互连延迟,耦合和串扰的闭式表达式
机译:印刷电路板走线自电容的闭式近似表达式的推导
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机译:具有强大寄生耦合的VICE电路的高效时域仿真的SPICE精确迭代方法。
机译:勘误至:植入式神经技术:双向神经接口—应用程序和VLSI电路实现
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