机译:低功耗高速CNFET 1-trit不平衡三进制乘法器的设计
Maulana Azad Natl Inst Technol Dept Elect & Commun Bhopal 462003 India;
EDP; multiplier; PDP; power consumption; ternary logic;
机译:基于CNFET的高效三元加法器设计,使用动态逻辑的高效三元加法器和1次乘法器电路
机译:准绝热三元CMOS逻辑中5×5 Trits乘法器的设计与实现
机译:准绝热三元CMOS逻辑中5 / spl times / 5 trits乘法器的设计与实现
机译:使用CNFET的新型低功耗三进制乘法器设计
机译:使用碳纳米管技术的高速低功耗模2(n)+1乘法器设计。
机译:具有可调范围CMOS延迟锁定环路的亚皮秒抖动设计适用于高速和低功耗应用
机译:基于可重构的映像器和基于CNFET的低功耗应用的四象限乘法器