...
机译:用于Turbo码的高性能3GPP(De)交织器的VLSI架构
Electronics and Communication Dept, S.A Engineering College, Chennai, India;
Vinayaka Missions University, Salem, India;
Elect, and Comm. Dept, St.Peter's College of Engg and Tech, Chennai, India;
3GPP; interleaver; reconfigurable; turbo codes;
机译:用于Turbo码的高性能3GPP交织器/解交织器的VLSI架构
机译:用于Turbo码的高性能3GPP交织器/解交织器的VLSI架构
机译:带有QPP交织器的Turbo解码器的高性能VLSI架构
机译:外块交织在瑞利衰落信道上对3GPP的Turbo码性能的影响
机译:用于Turbo代码解码器,LDPC代码解码器和列表球形解码器的VLSI架构
机译:DCRAM架构的排序过滤的VLSI设计研究
机译:外码交错对3GPP瑞利衰落信道上Turbo码性能的影响
机译:具有交织器的串行级联码的迭代译码及与Turbo码的比较