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ビアポストと研削平たん化法を用いたパッケージ用微細多層配線技術

机译:采用柱磨平整法的包装精细多层布线技术

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摘要

ビアポストとシリコンウェーハ自体の薄板化に用いられている研削平たん化法を利用した,高密度パッケージ用の低コストな多層配線技術を開発した.シリコンウェーハを基板とし,エポキシ系のビルドアップ絶 縁膜をビアとなる銅ポストの上から積層・硬化させ,ビルドアップ絶縁膜を研削して銅ポストを露出させると同時に,絶縁膜表面に微細な粗さを生じさせる.次に,この絶縁膜の表面改質を利用し,粗さの小さい絶縁膜表面に低コストなめっき銅配線を高い密着力で形成させる方法である.このプロセスを用いることにより,絶縁膜上にL/S=5μm/10μmの微細配線が形成可能となった.今後の低コストなWL-CSP(Wafer Level Chip-Size Package)ヤフェースアップでのチップ内蔵基板に適用できると考えられる.本論文では,材料組成や材料物性の観点から,上記プロセスに有利なビルドアップ絶縁膜を検討するとともに,密着力向上に影響を及ぼす要因についても考察する.
机译:我们已经开发出了一种用于高密度封装的低成本多层布线技术,该技术利用了用于使通孔柱和硅晶片本身变薄的研磨和平坦化方法。使用硅晶片作为基板,将环氧树脂堆积绝缘膜层压并固化在将成为通孔的铜柱之上,然后研磨堆积绝缘膜以露出铜柱,同时在绝缘膜上形成精细的表面。导致粗糙。接着,是通过利用该绝缘膜的表面改性,在粗糙度低的绝缘膜的表面上形成附着力高的低成本的镀铜铜配线的方法。通过使用该工艺,可以在绝缘膜上形成L / S = 5μm/ 10μm的精细布线。认为将来可以以面向上的低成本WL-CSP(晶圆级芯片尺寸封装)应用于芯片嵌入式基板。在本文中,我们从材料组成和物理性能的角度研究了对上述过程有利的堆积绝缘膜,并考虑了影响粘合性改善的因素。

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