机译:两轨逻辑电路的路径延迟故障可测试性分析
Graduate School of Advanced Integration Science, Chiba University, Chiba-shi, 263-8522 Japan;
Graduate School of Advanced Integration Science, Chiba University, Chiba-shi, 263-8522 Japan;
two-rail logic circuit; path delay fault; testability; functional sensitizability; over-testing;
机译:用于两轨逻辑电路的鲁棒路径延迟故障测试的测试仪
机译:关于检测组合逻辑电路中所有路径延迟故障的测试次数
机译:使用比较单元重新合成组合逻辑电路,以改善路径延迟故障可测性
机译:双轨逻辑电路的路径延迟故障测试
机译:测试同步数字电路中的路径延迟故障。
机译:具有实际门延迟模型的CMOS组合逻辑电路的准确动态功率估算
机译:数字逻辑电路中路径延迟故障的有效诊断*