動的再構成可能なシストリック・アレイの一構成法とFPGA実装

摘要

動的再構成プロセッサは，ASICの高速性とFPGAの柔軟性，そして優れた面積効率を持つ回路として近年注目されている．本稿では，動的再構成可能なシストリック・アレイを提案する．行列演算を行う単純なPEを用いてアレイを構築し，規模の異なる問題に適応する．また，計算資源を部分的に再構成して，問題を処理する．本稿では，シミュレーションによって，提案する手法の有効性を確認し，さらにFPGAへの実装結果についても述べる．%The dynamically reconfigurable processors which have high-speed performance of ASIC, flexibility of FPGA and high area efficiency are paid to attention recently. In this paper, we propose a dynamically reconfigurable systolic array. The array is constructed with simple PEs operating matrix calculation, and it is adapted to different size problems. In addition, the array can manage parallel processing by partially reconstructing the computing resources. The effectiveness of proposed systolic array is confirmed with simulation. Furthermore the result of implementation to FPGA is described.