机译:50纳米以下DRAM单元晶体管具有不重叠的源极/漏极至栅极的局部隔离沟道FinFET的特性
School of EECS, Kyungpook National University 1370 Sankyuk-Dong, Buk-Gu, Daegu, 702-701 Korea;
School of EECS, Kyungpook National University 1370 Sankyuk-Dong, Buk-Gu, Daegu, 702-701 Korea;
School of Electronic Engineering, Daegu University Jillyang, Gyeongsan, Gyeongbuk, 712-714 Korea;
School of EECS, Kyungpook National University 1370 Sankyuk-Dong, Buk-Gu, Daegu, 702-701 Korea;
LSC FinFET; non-overlap length (L_(no)); channel fin width (W_(cfin)); drain induce barrier lowering (DIBL); SCE;
机译:低于50 nm DRAM单元晶体管的具有不重叠的源极/漏极至栅极的局部隔离沟道FinFET的特性
机译:低于50 nm DRAM单元晶体管的具有不重叠的源极/漏极至栅极的局部隔离沟道FinFET的特性
机译:50纳米以下DRAM单元晶体管具有不重叠的源极/漏极至栅极的局部隔离沟道FinFET的特性
机译:源极绝缘层的凹进通道晶体管的新型体效应还原技术与漏极下部绝缘层:应用于亚50nm DRAM细胞的应用
机译:离子通量(剂量率)在10 nm节点FinFET上的源漏扩展离子注入中的作用以及在300 / 450mm平台上的影响
机译:在存在随机界面陷阱的情况下16nm栅极高κ/金属栅极体FinFET器件的电特性波动
机译:用于亚50nm DRam单元晶体管的局部分离通道结构的体FinFET的设计考虑