MIMO-OFDMにおけるPAPR低減化パターン高信頼伝送およびそのFPGAオンボード・システム・シミュレータ

摘要

A 2 × 2 MIMO-OFDM transmission simulator employing subcarrier block phase hopping (SBPH) is implemented in FPGA logic. SBPH can improve frequency diversity effect of channel coding while simultaneously reducing peak to average power ratios (PAPRs) of transmitted signals. Since the receiver for MIMO-OFDM with SBPH needs to detect how the transmitter rotates phases of the subcarriers, this report investigates two methods for transmission and detection of the phase pattern in 2 × 2 MIMO-OFDM. One is to transmit the phase pattern signal by the frequency division multiplexing (FDM) and to detect it using the maximal ratio combining (MRC), which requires low complexity. The other is to transmit the phase pattern signal by the space division multiplexing (SDM) and to detect it using the maximum likelihood detection (MLD), which can perform reliable detection. Computer simulations demonstrate that SDM-MLD is superior in detection reliability, and thus it is implemented on an FPGA board. This report clarifies a circuit size of the implemented phase-pattern detection module and evaluates how fast clock frequency the simulator can operate up to. The FPGA on-board simulator can realize 430 Mbps real-time signal transmission with a frequency band of 80MHz, a modulation scheme of 64 QAM, and coding rate of 3/4, and can achieve almost the same receiver performance as a computer simulation shows.%MIMO-OFDM伝送において，送信信号のピーク対平均電力比（RAFR）を低減し，同時に誤り訂正符号の周波数ダイバーシチ利得を改善できるサブキャリア・ブロック位相ホッピング（SBPH）方式について，その2×2伝送シミュレータをFPGA上に実装する．まず，送信機側で位相回転に用いた位相パターンを検出する方法として，2×2MIMO-OFDM用に，（i）周波数多重（FDM）を用いて送信した位相パターンを，構成が簡単な最大比合成受信（MRC）で検出する方法(FDM-MRC）と，（ii）空間多重（SDM）を用いて送信した位相パターンを，検出精度の高い最尤検出（MLD）で検出する方法（SDM-MLD）を検討する．計算機シミュレーションによる特性比較を行い，特性の優れたSDM-MLDをFPGA上に実装し，パターン検出モジュールの占有回路規模や最大動作周波数について明らかにする.また，最大帯域幅80MHz，64QAM，符号化率3／4における430Mbpsのリアルタイム伝送においてシミュレータで取得した誤り率特性を示し，計算機シミュレーションと同等の特性を実現できることを示す．