Network-on-Chipにおけるエラー検出・訂正方式に関する研究

摘要

本研究ではエラー耐性技術を用いることでエラー率を抑えつつ電圧を落とすNetwork-on-Chip（NoC）の低消費電力化手法を提案，評価する．本提案手法は，DVFSで設定可能な各電圧に対し，動的に最適なエラー耐性技術を選択することで電力最適化を目指す．評価結果から，エラー検出・訂正技術を用いることでソフトエラーによるパケットの再送を最小限に抑えることができ，その結果1フリットを転送するために必要なエネルギーを40％以上削減できることがわかった．また，フリットの制御情報に高性能なエラー検出・訂正を行うことはエラー率が高い場合にのみ効果が得られることが分かった．%We evaluate and propose a low-power method based on error-tolerant techniques in order to reduce the supply voltage while maintaining the error rate on Network-on-Chip (NoC). This method aims to optimize the power consumptoin of NoC by dynamically selecting the best error-tolerant technique. Evaluation results show that the error detection/correction techniques minimize the number of retransmitted packets due to soft errors, and this reduces 40% of the energy for sending a flit. In addition, applying a high-reliable error detection/correction technique to control information of a flit is efficient only when an error rate is high.