フロアプランを考慮した高位合成のための高速なモジュール配置手法

摘要

近年のLSI設計プロセスの微細化に伴い，配線遅延がゲート遅延に対し相対的に増加してきている．そのため，高位合成の段階においてフロアプランを考慮する必要がある．LSI設計プロセスの微細化の一方で，Time to marketの条件が厳しく設計に割ける時間が短くなってきているため，フロアプランを考慮した高位合成を短時間で実行することが望まれる．本稿では，高位合成とフロアプランを繰り返し実行する環境の中で，高位合成の情報を利用した高速なモジュール配置手法を提案する．本手法はイタレーションしている高位合成を対象としてスケジューリング／FUパインディング工程で得られる情報を利用した構築的手法によって高速かつモジュール間の配線遅延を考慮した配置を実行する．計算機実験によって，対象とする高位合成システムに本手法を組み込んだ場合，システム全体の実行時間を平均で98％削減した．%As device feature size decreases, interconnect delay becomes the dominating factor of total delay. Therefore it is necessary to consider a floorplan in a stage of the high-level synthesis. While device feature size decreases, a condition of the Time to Market is severe, we need to design in a short time. Therefore it is desired to execute the high-level synthesis with floorplan in a short time. In this paper, we propose a high-speed module placement algorithm that used information of the high-level synthesis for the system that execute high-level synthesis and a floorplan repeatedly. This algorithm executes the placement fast that considered interconnect delay between modules by constructive method that used information of a scheduling/FU binding process. We show effectiveness of the proposed algorithm through experimental results.