Sharing of Clock Gating Modules under Multi-Stage Clock Gating Control

摘要

クロックゲーテイングは、順序回路の動的電力削減に有効であることが知られている。本論文では、クロックゲーテイングされたクロックを用いてさらにクロックゲーテイングを行うマルチステージのクロックゲーテイングにおいて、マルチステージのクロック制御信号を抽出し、クロック制御回路を共有する手法について述べる。クロック制御回路の共有により、レジスタおよびクロック制御回路自体のスイッチングアクティビティを削減可能である。本手法は、BDD（二分決定グラフ）を用いて実現され、カウンタ回路やベンチマーク回路に適用された。平均で23％のスイッチングアクティビティの削減が得られた。また、レイアウト後の回路データを用いた電力評価も行なった。%Clock gating is an effective technique to reduce dynamic power consumption for sequential circuits. This paper shows a sharing method of clock gating logic under multi-stage clock gating control. By sharing the clock gating logic, the total activity of registers and clock gating modules can be reduced. The method is implemented based on BDD and is applied to counters and a set of benchmark circuits. There have been found on average 23.0% cost reduction by the proposed multi-stage clock gating generation method. The power estimation using layout data will also be shown.