Zかソト摂動を伴う規則性指向コンパクション手法の提案

摘要

デバイスレベルのレイアウト設計を対象として、Zかソトと呼ぶ隣接セル/配線を垂直摂動させ、水平方向に圧縮するコンパクション手法を提案する。また、入力レイアウトからアレイ構造などの規則性を自動抽出し、過度な摂動によりレイアウト規則性を損なわないための工夫も導入する。CMOSアナログ設計への適用例によりその効果を示す。%This paper proposes a compaction along with perturbating adjacent cells/wires induced by z-cut in de-vel-level layout designs. Furthermore, a technique is introduced to avoid compacting excessively by maintain regular structures extracted from a given layout. These effects are shown in an application to CMOS analog layouts.