This paper describes a hold error correction method by inserting falling edge trigger flip-flops. According to process migration, the speed of transistors is going up. As a result, it is difficult to make reasonable delay for hold error correction by the conventional buffer insertion method. Currently, the area of delay gates is going to be increasing by the migration. We propose a hold error correction method by inserting falling edge trigger flip-flops to the hold error path. This method can insert larger delay value than the conventional buffer insertion methods and has a stronger skew tolerant specification than the conventional buffer insertion method. Experimental results show the proposed method needs only 30% area increasing for hold error corrections compared with the conventional buffer insertion method.%本稿ではクロックスキュー耐性の高い高効率なHoldエラーの補償方法について述べる。FF間パスの遅延が必要以下であることに発生するHoldエラー補償は、遅延を故意に発生させるバッファなどのゲート挿入によって解決されてきた。近年、プロセスの微細化に伴いトランジスタが高速化する影響で、大きな遅延を発生させるゲートの設計が困難になることが予想されている。すなわち、Holdエラー補償に必要な十分な遅延を発生させるためには大きな面積と大きなばらつきを発生する多数の遅延ゲートの連結が必要となり、LSIの設計製造コストに影響があることが予想されている。そこで、本手法では従来のバッファ挿入ではなく、立下りFFを挿入してHoldエラーを補償する手法を提案する。本手法は、従来のバッファ挿入による補償と比較して、より大きい遅延を挿入することができ、かつ、ラッチを挿入する手法と比較して、挿入されるFFに対するスキュー耐性が高いことが特徴である。本手法を各種回路に適用したところ、一般的なバッファ挿入方法と比較して、Holdエラーに必要な面積の増加を30％程度に減少させることを実証した。
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