部分再構成によるソフトコアプロセッサの故障回復手法

摘要

SRAM型FPGA（Field Programmable Gate Array）は，再構成可能という特徴をもつ反面，ソフトエラーの影響により誤動作を引き起こすおそれがある．本論文では，TMR（Triple Modular Redundancy）と部分再構成を用いたソフトコアプロセッサの故障緩和・回復手法を検討した．特に，順序回路の部分再構成では内部状態が初期化されるため，冗長回路と内部状態を一致させることを目的として内部状態同期手法の提案を行った．また，ローカルメモリの高信頼化として，ECC（Error Correcting Code）の実装を行った．その結果，ベースシステムと比較して4.315倍の回路規模となったが，6μsで故障状態からの復旧を可能とした．%This paper presents a technique for ensuring reliable softcore processor implemented on SRAM-based Field Programmable Gate Arrays (FPGAs). Although FPGA is easy to be attacked by Single Event Upsets (SEUs), it can clear these errors due to its reconfigurability. The circuit failure induced by SEU is able to mitigate and recover using Triple Modular Redundancy and Partial Reconfiguration. However, the reliability of the sequential circuit, such as processor, is not ensured only by these techniques, because the reconfiguration resets the states. We propose the synchronization technique after partial reconfiguration using a interrupt process. Additionally, we implement the Error Correcting Code to local memory to keep its reliability. Proposed system accomplish synchronization process only 6 μs time overhead.