冗長/非冗長化FFによる耐ソフトエラー多重化プロセッサの性能評価

摘要

近年，製造技術の進歩により微細化が進み，その影響でソフトエラー率が上昇し，様々なソフトエラー対策がなされている。本稿では，アーキテクチャレベルでの信頼性向上を行った多重化パイプラインプロセッサを180nmプロセスで設計を行った結果を報告する。設計したプロセッサは回路レベルでソフトエラー耐性を持つ冗長FFを用いたプロセッサと，回路レベルではソフトエラー耐性のない非冗長化FFを用いたプロセッサの2種類を設計した。冗長化FFの消費電力は非冗長化FFの消費電力の約3倍となるが，プロセッサ単位での消費電力では冗長化FFを用いたプロセッサは非冗長化FFを用いたプロセッサの1.28倍になる。面積では，冗長化FFが非冗長化FFの約3倍で，プロセッサでは冗長化FFを用いたプロセッサが非冗長化FFを用いたプロセッサの1，71倍となった。%Soft-error rates are becoming larger due to process scaling. Various ways of prediction for soft-error are being tried. In this paper, we measure power dissipation of two soft-error tolerant multiple-modular processors implemented with redundant and non-redundant flip-frops in 180nm, respectively. Redundant flip-flops have about 3x power and area than non-redundant flip-flops. The processor with redundant flip-flops has only 1.28x power and 1.71x area than the processor with non-redundant flip-flops.