テスト設計選択のためのLSI設計製造コストモデル

摘要

Many test designs (or DFTs: designs-for-testability) have been proposed to overcome some issues around LSI testing. In this paper, we propose a cost model for comparing several test designs in terms of the final profit of LSI design and manufacturing. Test designs can affect four parameters: chip area, testing time, test generation time and fault coverage; in the proposed model, we clarify the relationship among these parameters for major three test designs: scan design, built-in self-test (BIST) design and test compression design. The proposed model reveals the final profit for each test design in a given LSI design and manufacturing environment, so that it can designate a suitable test design in the early stage of LSI design flow. We show examples of the application of the proposed model for test design selection in some environments.%LSIのテストを容易にするために，多くのテスト設計・テスト容易化設計（DFT）が提案されている．本論文では，LSIの設計製造を通じて得られる利益を最大化するためのテスト設計を，適切に選択するためのコストモデルを提案する．テスト設計は，LSIのチップ面積，テスト実行時闇，テストパターン生成時間，故障検出率の4つの項目に影響を与えるため，スキャン設計，組込み自己テスト（BIST）設計，テストデータ圧縮・展開設計の3つのテスト設計についてこの4つの関係をモデル化する．このモデルにより各テスト設計のトレードオフを捉え，設計製造環境に応じた設計製造コストを示すことができようになり，その結果LSI設計フローの早い段階で適切なテスト設計（DFT手法とそのパラメータ）を容易に選択できるようになる．提案モデルを用いることで，いくつかの設計製造環境に応じて適切にテスト設計を選択できることを示す．