エラー検出回復方式における様々な加算器の性能評価

摘要

エラー検出回復方式は，フリップフロップ間の遅延時間が入力信号パターンなどによって変動することを利用して，回路の高速化を図っている．エラー検出回復方式における回路性能は最小遅延時間，最大遅延時間，遅延時間分布に依存する．一般に回路の性能は回路の最小遅延時間は大きいほど，遅延時間分布は最大遅延時間付近の処理となる確率が小さいぼど良い．しかし，従来の回路は最大遅延時間の削減に重点がおかれ，最小遅延時間や遅延時間分布について考慮せず設計されることが多いため，必ずしもエラー検出回復方式において高い性能が得られるとは限らない．本稿ではエラー検出回復方式のための回路の設計法を提案するために，遅延挿入による最小遅延時間の増大や，構成の変更による遅延時間分布を変化させた桁上げ伝搬加算器（RCA）を構成して評価し，従来構成のRCAに比べてエラー検出回復方式における性能が良くなることを確認した．%The performance of a circuit is improved by introducing error detection/correction mechanism which uses the variation of delays between Flip-Flops effectively. The performance of an error detection/correction circuit depends on the minimum delay, maximum delay, and delay distribution of the circuit. In general, the performance is better if the larger the minimum delay is and/or the lower the possibility of large delay is. However, circuits are usually designed so that the maximum delay is reduced as much as possible to maximize the performance in the conventional framework and are not necessarily fitted to error detection/correction framework. In this paper, in order to develop a circuit synthesis method for error detection/correction framework, various ripple-carry-adders (RCA) in which the minimum delay is increased by delay insertion and/or the probability of large delay is reduced by changing the configuration of the circuit components are designed and evaluated. In experiments, we confirm that a circuit obtained achieves a better performance in error detection/correction framework.