アレイプロセッサ向けプログラマブルデータ並び替えユニットの実現

摘要

本稿ではアレイプロセッサ向けのメモリ量を削減した新しいプログラマブルデータ並び替えユニットを提案する。提案構成では命令・データメモリの構成やアクセス方法を工夫することによりメモリ量の最適化を図っている。我々が開発した無線信号処理向けアレイプロセッサCORSAEngineに存在する従来のデータ並び替えユニットと比較し、メモリ量を約30%削減できた。%We present a novel re-ordering unit architecture for array processor. In novel re-ordering unit, memory architecture is optimized with changing data re-ordering algorithm which uses smaller memories compared with traditional one, and unit control strategy that it makes several instruction memories to be integrated. Comparing with Re-ordering unit on CORSAEngine which we developed, the amount of memory is reduced about 30 %.