パイプラインプロセッサ向けカスケードTMRの欠陥レベル評価に関する一考察

摘要

In this study we evaluate effectiveness of cascaded triple modular redundancy (TMR) where TMR is applied to every stage of a pipeline processor, in respect to area per a good chip and defect level. For two different TMR arrangements, we theoretically derive area per a good chip based on given defect density and the number of stages. Also, assuming that production test is applied for each module and voter in every stage independently and that pass/fail of a chip is determined based on the test result, we theoretically derive defect level for given fault coverage. Numerical examples show that application of cascaded TMR improves area per a good chip and defect level in the case where manufacturing yield is low, and also that there are some cases where the number of stages which minimizes area per a good chip or defect level exists.%本稿では，パイプラインプロセッサのステージ毎に3重冗長構成（triple modular redundancy：TMR）を適用したカスケードTMR構成の有効性について，良品1チップあたりの面積および欠陥レベルの観点から評価を行う．与えられた欠陥密度，ステージ数に基づいて，良品1チップあたりの面積を解析的に導出する．また，各ステージにおけるモジュールおよびボータは個別にテストされ，テスト結果に基づいてチップのパスフエール判定が行われると仮定し，故障カバレージを考慮して欠陥レベルを解析的に導出する．数値例から，カスケードTMRの適用によって，製造歩留りが低い場合において良品1チップあたりの面積および欠陥レベルが改善されることを示す.また，良品1チップあたりの面積または欠陥レベルが最小となるステージ数が存在する場合があることを示す．