動的部分再構成を利用した切り替え可能なAESS-box回路の評価

摘要

近年,ハードゥェア化された暗号回路に対して，サイドチャネル攻撃の危険性が指摘されている.これに対応するため，AES（Advanced Encryption Standard）では，S-boxに対する複数の対策法が提案されている.これらは異なった特徴を持つため，一つの暗号化回路に複数の対策済みS-boxを実装することができれば，攻撃に対する強度を上げることができるが，このためのハードウェアオーバーヘッドは大きい.そこで，動作を止めることなく回路の一部を書き換えることができる技術であるFPGAの動的部分再構成技術を利用して，暗号化処理を止めることなく複数のS-box回路を切り替えることのできるAES回路を設計し，その評価を行った.従来の設計手法では，再構成処理が暗号化処理の妨げとなってしまっていたが，鍵生成後のKeyExpansion回路をS-boxの再構成領域とすることでこの問題を克服している.その結果，11.154％の回路面積の増加で，複数のS-boxを使用できるAES回路を実装することができた.%Recently, the threat of side channel attack to the hardware encryption circuits is increasing. In order to cope with it, various counter-side channel attack methods have been invented of AES (Advanced Encryption Standard) Standard, and all of them are implemented in the S-box module. Since they have different benefits, the strength can be improved by using them in order. However, providing various s-Box modules consumes a large hardware resource. Here, a cost efficient implementation method for multiple S-box modules is proposed. By using dynamic partial reconfiguration a various S-box modules can be replaced without stopping the encryption. For continuous operation, Key Expansion circuits are separated and used as a reconfiguration target. Evaluation results on a Virtex-5 FPGA show that multiple S-box modules can be implemented only with 11.154% overhead.