マルチアクセラレータ型動的再構成プロセッサの実装

摘要

Recently, System on a Chip (SoC) has problems increasing of the scale of circuit and design cost, because SoC contains many types of application specific hardware modules. We expect that these problems can be solved by reconfigurable devices. In this paper, we propose dynamic reconfigurable processor architecture with multi-accelerators using Dynamic Partial Reconfiguration (DPR) technology which is implemented in some types of FPGAs provided by XILINX. The proposed processor system with multi-accelerator partially reconfigured on multi-regions is implemented and evaluated about circuit size and reconfiguration time.%近年のSystem on a Chip（SoC）において，特定の機能に特化した多種の専用ハードウェアの搭載による実装面積や設計コストが増加している問題を，再構成デバイスを用いてシステムの動作中に構成を動的に変更することにより解決することが期待されている.本研究では，XILINX社の一部のFPGAに搭載されている動的部分再構成機能を用い，アクセラレータ型動的再構成プロセッサシステムを提案する.本稿では，複数のアクセラレータを複数の領域に部分再構成するプロセッサシステムを実装し，実装面積と再構成時間について評価した.