配線領域を分割した三次元FPGAのー提案

摘要

More than Mooreという言葉に代表されるように3次元積層化技術やマルチパッケージ技術の開発が盛んに行われている.特にFPGAの3次元化は100nm以下で問題となる配線遅延，消費電力の問題を解決できる可能性がある.我々はスィッチブロックやコネクションブロックで構成される配線部を2分割して積層した3次元FPGAを提案している.本稿では提案3次元FPGAの配線チャネル幅を探索するアルゴリズムを実装し，2次元FPGAとの性能比較を行う.計算機シミュレーション評価の結果，従来の2次元配線構造と比較してFPGAの面積を平均24%削減し，クリティカルパス遅延を平均27%削減することができた.%3D LSIs promise More than Moore integration by packing a great deal of functionality on a chip, while improving performance and reducing costs. We have developed 3D-FPGAs which has two separate layers which is both logic parts and routing parts, respectively. In this paper we propose channel width exploring methods for our 3D-FPGA and evaluation execute compare with traditional 2D-FPGA architecture. As the results of evaluation, proposed 3D-FPGA is 24% less area and 27% faster delay than 2D-FPGA on average.