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机译:适用于RNS的功耗延迟区高效模2 / sup n / + 1加法器架构
CMOS logic circuits; VLSI; adders; residue number systems; 130 nm; CMOS technology; ELM addition algorithm; RNS; VLSI implementations; adder architecture; power-delay-area efficient architecture;
机译:高效的Modulo 2〜n + 1加法器架构
机译:使用并行前缀加法器的高效减少-1模数(2〜N + 1)加法器
机译:新型模数𝟐𝒏 −𝟐𝒌 −𝟏多通道RNS加法器
机译:使用新型模2n-2k-1加法器的RNS高效随机数发生器
机译:FPGA结构和性能测量,用于快速高效的Parallel-Prefix模2('n)-1加法器。
机译:基于低功耗加法器的听觉滤波器架构
机译:MODULO 2 N − 1添加者的新架构