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机译:基于经典编码算法的高效单精度浮点乘法器体系结构
机译:高效的双精度浮点融合乘加架构
机译:FPGA上具有双精度乘法器的区域有效架构,并具有运行时可配置的双精度支持
机译:基于RISC架构的基于32位FPGA的单精度浮点混合CORDIC处理器
机译:双模双精度/双并行单精度浮点乘法器体系结构
机译:IEEE 754单精度浮点快速傅立叶变换的硬件架构的低功耗同步设计。
机译:从经典一维算法获得的数据中二维对比敏感度函数的贝叶斯推断是有效的
机译:使用展位算法的双精度浮点倍增器的有效实现