机译:基于DataPath压缩的高吞吐量/门AES硬件架构
Tohoku Univ Aoba Ku 2-1-1 Katahira Sendaishi 9808579 Japan|JST PRESTO 4-1-8 Honcho Saitama 3320012 Japan;
Tohoku Univ Aoba Ku 2-1-1 Katahira Sendaishi 9808579 Japan;
Interstellar Technol Inc 690-4 Memu Taiki Hokkaido 0892113 Japan;
Kobe Univ Nada Ku 1-1 Rokkodai Machi Kobe Hyogo 6578501 Japan;
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Nanyang Technol Univ 50 Nanyang Dr Res Techno Plaza BorderX Block Singapore 637553 Singapore;
Telecom ParisTech 46 Rue Barrault F-75013 Paris France;
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Encryption; Computer architecture; Poles and towers; Hardware; Delays; Logic gates; AES; hardware architectures; round-based encryption architecture; unified encryption; decryption architecture;
机译:PSP CO2:高吞吐量的AES算法的高效硬件体系结构
机译:基于并行压缩/解压缩的多束光罩写入器的数据路径架构
机译:在基于FPGA的平台上实现的高吞吐量并行DWT硬件架构
机译:通过压缩加密和解密数据路径的高吞吐量/门AES硬件架构-迈向高效的CBC模式实施
机译:为实现数据路径电路而优化的现场可编程门阵列架构和算法。
机译:使用时间压缩支撑多穗码的硬件尖峰神经加速器的吞吐量和效率
机译:基于上下文建模和算术编码的无损图像压缩硬件架构
机译:直写无掩模光刻系统无损压缩算法的体系结构和硬件设计