机译:全数字解扩时钟发生器
Dept. of Electr. Eng., Nat. Taiwan Univ., Taipei, Taiwan|c|;
All-digital phase-locked loop (ADPLL); despreading; spread-spectrum clock;
机译:在65nm CMOS中为1.45 GHz全数字扩频时钟发生器,用于无同步SOC应用
机译:低电源电压和多相全数字无晶体时钟发生器
机译:低成本,低功耗全数字扩频时钟发生器
机译:具有改进的动态频率计数环路和LFSR抖动的全数字时钟发生器
机译:基于1-16 GB / S的全数字阶段内插器的时钟和数据恢复电路及深亚微米CMOS晶体管在低温温度下的可靠性研究
机译:利用时钟脉冲发生器合成遗传时序逻辑电路
机译:用于asICs'速度测试的芯片全数字可配置时钟发生器
机译:采用10单元库的全数字基带65nm pLL / FpLL时钟倍频器。