机译:抖动优化在广义的全数字锁相环模型中
Univ Coll Dublin Sch Elect & Elect Engn Dublin D04 V1W8 Ireland;
Univ Coll Dublin Sch Elect & Elect Engn Dublin D04 V1W8 Ireland;
Sorbonne Univ LIP6 F-75011 Paris France;
Univ Coll Dublin Sch Elect & Elect Engn Dublin D04 V1W8 Ireland;
Timing; Jitter; Phase locked loops; Clocks; Numerical models; Detectors; Indexes; All-digital phase-locked loop; digital jitter; synchronisation; control; piece-wise linear systems; event-driven systems;
机译:具有相位频率误差补偿的低抖动快速锁定全数字锁相环
机译:新型高精度,低抖动的全数字锁相环
机译:基于ISF分析的低抖动全数字锁相环设计
机译:使用抑制型数字环路滤波器的低抖动全数字锁相环
机译:低抖动,宽锁定范围全数字锁相环和延迟锁相环的研究和设计。
机译:锁相环的姿势控制系统在周期平台运动响应的环路模型
机译:基于FPGA的新型全数字锁相环的建模与分析