高速串行RapidIO总线背板信号完整性仿真研究

摘要

信号完整性(SI)是高速电路设计面临的一个主要问题。对109 Hz以上高速信号的信号完整性问题从原理上进行了详细分析,并针对损耗、串扰、反射等因素提出了改善信号完整性的方法。在高速串行RapidIO总线背板的设计中,探索出一套利用HyperLynx工具进行仿真分析和设计验证的方法,即利用前仿真工具LineSim对影响信号完整性的主要参数进行评估,形成设计指导数据;利用后仿真工具BoardSim对布线后的高速背板进行验证,从理论上证明了高速串行RapidIO总线背板的设计是可行的。