基于FPGA的64 kbit/s通信误码生成仪

尹成群; 杨贵; 陈俊莉

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基于FPGA的64 kbit/s通信误码生成仪

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介绍了利用FPGA实现64 kbit/s通信误码生成仪的具体实现方法,即为减轻CPU的工作负担,利用FPGA和SDRAM芯片IS61LV5128实现64 kbit/s信号的时延、在64 kbit/s信号中添加随机误码、连续误码的实现方法,利用FPGA实现从信号中提取时钟的锁相环电路的设计方法.利用ARM7的数据处理能力和FPGA并行处理能力相结合,适用于实时性要求高的场合,是一种实时信号处理新的实现方法的探索.

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来源
《电力系统通信》 |2006年第8期|66-69|共4页
作者
尹成群; 杨贵; 陈俊莉;
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作者单位

华北电力大学,电子与通信工程学院,河北,保定,071003;

华北电力大学,电子与通信工程学院,河北,保定,071003;

许继昌南通信公司,河南,许昌,461000;

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原文格式 PDF
正文语种 chi
中图分类数据处理、数据处理系统;
关键词
现场可编程逻辑门阵列; 锁相环; 误码;

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