基于乘法器复用的信道化接收机的设计与应用

摘要

针对广播频段信道数量较多、信道带宽较窄的场景,给出一种基于乘法器复用的信道化接收机的高效FPGA实现方案,并详细说明了信道化处理模块。方案采用流水线结构,复用较少的乘法器,完成所有信道的信道化处理,解决了信道数量众多时乘法器使用过多的问题。不仅能够保证处理的实时性,还大大减少了信道化接收算法硬件实现中的关键资源。最后通过硬件仿真,验证了该信道化处理模块仅需要复用8个复数乘法器IP核即可完成128个信道的多相滤波。例化并使用2个信道化处理模块即可完成广播频段的信道化处理,并运行在102.4 MHz的系统时钟频率下。